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近年來，AI 芯片的持續火熱推動高帶寬存儲（HBM）需求激增，而 HBM 與 AI 芯片的高效集成，高度依賴 CoWoS（Chip on Wafer on Substrate）封裝技術。作為先進封裝領域的關鍵技術，CoWoS 正成為全球半導體產業競爭的核心焦點，而國產類 CoWoS 技術的崛起，更有望吸引千億級資本涌入這一賽道。
CoWoS（Chip on Wafer on Substrate，芯片-晶圓-基板封裝）是臺積電研發的革命性封裝技術，其核心價值在于能在極小空間內實現多功能芯片的高效集成，通過異構器件的拼接與堆疊，顯著提升芯片性能。例如，HBM（高帶寬存儲）與 AI 芯片的結合若缺乏 CoWoS 結構，HBM 在芯片上的布局將無從實現 —— 從英偉達 H100 到 AMD MI300，全球頂級 AI 芯片幾乎都依賴這項技術。
以下為部分采用 HBM 配置的主流 AI 芯片概況：
CoWoS 的技術思路與英特爾的Foveros、學術界的Hybrid Bonding（最終成品均為Chiplet，芯粒）相通，核心難點在于“CoW”（Die-to-Wafer，芯片-晶圓鍵合）環節，與之對應的是“WoW”（Wafer-to-Wafer，晶圓-晶圓鍵合）。
其技術原理為：在基板（Substrate）上增加一層硅中介層（Si interposer），芯片通過覆晶方式正面朝下連接至中介層，由中介層承擔芯片間及芯片與基板的互連。由于硅中介層采用芯片級工藝制造（如初代為65nm），布線密度可低至10μm以下，能實現芯片的緊密堆疊。
CoWoS是臺積電的注冊。目前，全球先進 AI 芯片的 CoWoS 服務幾乎由臺積電壟斷。Yole 數據顯示，先進封裝市場未來幾年復合增速將達 40%，其中 3D 封裝增速超 100%，且近 40% 的 HBM 未來將依賴混合鍵合封裝，硅光高速互連也將融入這一技術體系。
按照臺積電的說法，2024年CoWoS 產能據說是每月 36000片，但還遠遠不夠用，所以計劃今年底時達到90000萬，到2026年時達到13萬片每月。不僅要提高產能，還要提高價格，另外還要拓展CoWos技術，要在2027年時，實現超大版晶圓上芯片 (CoWoS) 封裝技術的認證，一次性能夠提供九個光罩（reticle）尺寸的中介層和 12 個 HBM4 內存堆棧。可見，目前CoWos已經成為了臺積電最重要的技術之一，也是其搖錢樹之一了。
實際上，臺積電在2011年推出CoWoS技術時，初期并未獲得客戶青睞。而這項技術的發展，其實還是要感謝華為。華為是臺積電 CoWoS技術的首個客戶。根據公開信息，華為在2014年首次采用該技術，海思Hi1616芯片成為CoWoS工藝的首個應用案例。
全球 CoWoS 產能供應商可分為五類，但能滿足先進計算芯片需求的產能有限，核心瓶頸在于高良率—— 封裝良率不足會導致 HBM 等器件損耗，直接影響成本與效率。
相較于其他制造工序，CoWoS 并非存在極高的前沿技術門檻，其核心難點在于如何在高微縮制程下保障高良率。這是因為在封裝環節，一旦產品出現較高的不良率或失效問題，那么與之堆疊連接的 HBM 等器件的損耗便無法挽回。
目前，在兼顧較高工藝節點與高良率方面，僅有臺積電能夠做到。單從 CoW+WoS 的產能來看，全球范圍內（尤其是 WoS 廠商）可以釋放出大量產能，但其中能夠滿足先進計算芯片對工藝和良率要求的產能其實并不多。
上述良率門檻的形成，核心癥結在于工藝層面。以 WoS 良率為例，其關鍵難點在于封裝中介層的尺寸需嚴格把控 —— 具體而言，硅中介層的面積必須大于其上方 2 個甚至多個 die（芯片裸片）的總面積。
然而，隨著中介層尺寸不斷突破限制（例如 CoWoS-5 通過 "2-way lithography stitching approach" 技術，已將 interposer 尺寸擴展至 2500mm2，接近 3 倍曝光極限；第 6 代 CoWoS 的尺寸更接近 4 倍曝光極限），隨之而來的工藝風險顯著提升：晶圓邊緣易出現扭曲、接角易產生垂直凸變等問題，這些都會直接導致封測后出現不良品。
相比之下，臺積電的 CoWoS 工藝經過十余年的持續磨合與技術積累，沉淀了大量專屬 know-how（技術訣竅），才得以實現如今穩定且高水準的良率表現。
對于 Amkor、日月光等專業封裝廠（OSAT）而言，其工藝良率提升緩慢的另一因素，在于與前段 interposer（中介層）的制造環節相互分離。盡管 CoW（晶圓級封裝）與 WoS（系統級封裝）的分工模式符合產業鏈邏輯，但兩者協同產出的良率提升，需依賴雙方工藝能力的同步演進。
國內的中介層基本由中芯國際（SMIC）制造，再交由 OSAT 完成 WoS 封測；若無法獲取中芯國際的中介層產能，也可委托聯電（UMC）或格芯（GF）代工。目前，中芯國際的中介層雖未觸及 3nm 節點，但已可通過 7nm 工藝替代；此外，中芯國際已將先進封裝業務獨立出來，成立子公司運營。
當前具備獨立完成高工藝節點、高良率全棧式 CoWoS 能力（涵蓋邏輯芯片、中介層制造及 CoWoS 封裝全流程）的廠商，僅有臺積電、三星和英特爾。
未來趨勢來看，全球大部分 2.5D 封裝或將采用前道與后道合作模式：前道晶圓廠提供中介層完成 CoW 環節，后道封裝廠則依托載板資源完成 WoS 環節。此外，CoWoS 技術將向更多場景下沉，未來多數非移動設備中的 AI 與 HPC 產品，都將依賴 CoWoS 封裝；而就 2.5D/3D 封裝領域而言，目前晶圓廠相比 OSAT 仍具備明顯優勢。
CoWoS是臺積電的品牌，但實際上國內也在研發相關先進封裝技術。近年來的AI芯片讓臺積電的CoWos封裝大放光采。對此，國產廠商也在推動類CoWoS封裝技術發展和產能擴張。
國內 CoWoS 封裝領域的核心廠商主要包括盛合晶微與通富微電，二者在技術布局與業務重心上各有側重，同時也共同面臨著行業共性挑戰。
作為華為合作體系內的核心廠商，盛合晶微承擔著華為昇騰、鯤鵬芯片的先進封裝任務。其前身是中芯國際與長電科技聯合孵化的中芯長電，技術根基深厚，堪稱“國之重器”—— 不僅是中國大陸唯一實現 2.5D 芯粒量產的企業，還在 12 英寸凸塊加工產能、WLCSP 市占率、獨立晶圓測試收入規模上穩居大陸第一。
從產業地位看，盛合晶微早年曾是長電科技、中芯國際的合作工廠，如今已形成華為主導的合作模式，專注于 Chiplet 封裝及前道中介層生產。業績表現尤為亮眼：據 Yole 數據，2023 年其營收增速位列全球封測行業第一；2022 年營收達 2.7 億美元（同比 + 17%）；2024 年更獲超 50 億元融資，用于加速三維多芯片集成項目。目前，公司 IPO 輔導驗收已完成，上市在即，預計將吸引千億級資本涌入先進封裝賽道。
通富微電在國內外均設有廠區，同樣布局 Chiplet 封裝及前道中介層生產，業務重心以服務國內市場為主。
關于海外合作，此前市場曾傳聞“AMD 將 MI300 的 CoWoS 封裝代工委托給通富微電”，后證實為誤傳。實際情況是：AMD 曾計劃將封裝的 bumping 工序交由通富微電檳城工廠負責，但最終未達成合作。
目前，盛合晶微與通富微電在 CoWoS 封裝環節仍存在良率缺陷。由于先進封裝工藝復雜度高，良率提升是一個漸進過程，這也是二者當前需要突破的核心課題。
除上述頭部企業外，其他具備技術儲備的封裝廠商也在積極切入先進封裝賽道，甬矽電子便是典型代表。
甬矽電子此前在互動平臺上回應投資者提問時表示，公司已實現量產的2.5D封裝技術，在工藝流程和設備應用方面與高帶寬存儲芯片（HBM，High Bandwidth Memory）的封裝工藝存在一定的重疊和關聯。這一技術共性主要體現在硅中介層（interposer）的制備、微凸點焊接、精密對位、以及高密度互連等關鍵環節?；诖耍娮釉诜庋b制造領域積累了豐富的經驗和較強的技術實力，為未來涉足HBM封裝市場奠定了堅實基礎。
然而，甬矽電子也明確指出，公司是否參與HBM封裝業務，將主要取決于與存儲芯片制造商在商業合作模式上的契機和戰略匹配。HBM封裝作為一種高度復雜且技術門檻較高的內存封裝方案，不僅要求技術上的兼容和升級，更需在產業鏈協作、客戶需求及市場導向等層面實現深度融合。因此，甬矽電子在考慮拓展HBM封裝業務時，將充分評估自身的技術積累與產能優勢，結合存儲廠商的需求和合作意愿，尋求雙方商業模式上的最佳契合點。
此外，隨著人工智能、云計算、大數據等應用的快速發展，市場對高性能、高帶寬存儲解決方案的需求日益增長，HBM作為關鍵存儲技術之一，具備廣闊的發展前景和市場空間。甬矽電子若能成功抓住這一機遇，結合公司已有的2.5D封裝技術基礎，積極參與HBM封裝產業鏈，將有望進一步提升公司在先進封裝領域的市場競爭力和技術影響力。
總體來看，甬矽電子憑借其在2.5D封裝領域的技術積累和設備優勢，具備向HBM封裝市場延伸的潛力。但實際業務拓展仍需依據市場環境、技術發展和合作方的戰略規劃靈活調整。